2k-8k FFT處理器ROM面積的優化

2k-8k FFT處理器ROM面積的優化

全部作者： 雷艷敏 第1作者單位： 武漢理工大學 論文摘要： 結合實時高速FFT的實際需求，硬件設計采用多級串聯的同步流水線結構、基于SRAM、SDF(single-path delay feedback)、DIF等結構和方法。2k/8k分解為5/6級radix-4蝶形單元與1級radix 2蝶形單元級聯，設計對存儲旋轉因子的ROM規模進行了最佳優化處理。整體劃分為多個模塊，均采用Verilog HDL語言描述，并進行了功能1致性仿真驗證。 關鍵詞： FFT，旋轉因子，ROM，radix-4 (瀏覽全文) 發表日期： 2007年03月27日 同行評議：

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